Com sys lab/testing ALU - ประวัติรุ่นแก้ไข

Jittat: /* ไฟล์ registers.h */

2016-06-24T00:57:22Z

ไฟล์ registers.h

Jittat: /* Register file */

2016-06-22T01:55:06Z

Jittat: /* Register file */

2016-06-22T01:53:56Z

Jittat: /* Register file */

2016-06-22T01:47:26Z

Jittat เมื่อ 01:19, 22 มิถุนายน 2559

2016-06-22T01:19:35Z

Jittat: /* Latch */

2016-06-22T01:18:22Z

Latch

Jittat: /* Latch */

2016-06-22T01:15:55Z

Latch

Jittat: /* Latch */

2016-06-21T20:31:42Z

Latch

Jittat: /* Latch */

2016-06-21T20:31:01Z

Latch

Jittat: /* Latch */

2016-06-21T20:30:51Z

Latch

@@ แถว 67: / แถว 67: @@
 #include "systemc.h"
 SC_MODULE(register_file) {
@@ แถว 88: / แถว 87: @@
        registers[i] = data[0];
      process_read();
+   }
@@ แถว 95: / แถว 102: @@
+   }
-   void process_write() {
+   void process() {
-     if(write_enabled.read()) {
+     if(clk.posedge()) {
-      registers[regw0.read()] = dataw0.read();
+      if(write_enabled.read()) {
-       process_read();
+        registers[regw0.read()] = dataw0.read();
+     }
+   }
    SC_CTOR(register_file) {
-     SC_METHOD(process_read);
+     SC_METHOD(process);
      sensitive << reg0 << reg1;
+   }
 };
 #endif
 </syntaxhighlight>

@@ แถว 39: / แถว 39: @@
 == Register file ==
-เราได้เตรียม module register_file ไว้แล้ว ภายในจะเก็บ register ขนาด 4 บิต จำนวน 8 ตัว (หมายเลข 0 - 7) โดยมี port ดังนี้
+เราได้เตรียม module register_file ไว้แล้ว (อยู่ตอนท้าย) ภายในจะเก็บ register ขนาด 4 บิต จำนวน 8 ตัว (หมายเลข 0 - 7) โดยมี port ดังนี้
 <pre>
@@ แถว 53: / แถว 53: @@
+                    |
 </pre>
 * reg0 และ reg1 จะระบุหมายเลข register ที่ต้องการอ่าน ค่าของ register จะส่งออกมาที่ data0 และ data 1  ส่วนนี้เป็น level sensitive
 * ในการเขียน จะเป็น positive edge triggered (ด้วย clk) โดยถ้า write_enabled = 1 แล้ว จะเขียนค่า dataw0 ลงไปยัง register หมายเลข regw0  (เขียนเสร็จ ถ้ามีการอ่านค่า register นั้นอยู่ ก็จะมีการอัพเดททันที)
-ไฟล์ '''registers.h'''
+'''งานของคุณ''' นำ register file ไปใช้แทน latch ให้เขียนและอ่านกับ register หมายเลข 0
 <syntaxhighlight lang="cpp">
 #ifndef REGISTERS_H_INCLUDED

←รุ่นแก้ไขก่อนหน้า		รุ่นแก้ไขเมื่อ 01:53, 22 มิถุนายน 2559
แถว 56:		แถว 56:
	* reg0 และ reg1 จะระบุหมายเลข register ที่ต้องการอ่าน ค่าของ register จะส่งออกมาที่ data0 และ data 1 ส่วนนี้เป็น level sensitive		* reg0 และ reg1 จะระบุหมายเลข register ที่ต้องการอ่าน ค่าของ register จะส่งออกมาที่ data0 และ data 1 ส่วนนี้เป็น level sensitive
	* ในการเขียน จะเป็น positive edge triggered (ด้วย clk) โดยถ้า write_enabled = 1 แล้ว จะเขียนค่า dataw0 ลงไปยัง register หมายเลข regw0 (เขียนเสร็จ ถ้ามีการอ่านค่า register นั้นอยู่ ก็จะมีการอัพเดททันที)		* ในการเขียน จะเป็น positive edge triggered (ด้วย clk) โดยถ้า write_enabled = 1 แล้ว จะเขียนค่า dataw0 ลงไปยัง register หมายเลข regw0 (เขียนเสร็จ ถ้ามีการอ่านค่า register นั้นอยู่ ก็จะมีการอัพเดททันที)
		+
		+	ไฟล์ '''registers.h'''
		+	<syntaxhighlight lang="cpp">
		+	#ifndef REGISTERS_H_INCLUDED
		+	#define REGISTERS_H_INCLUDED
		+
		+	#include "systemc.h"
		+	#include <cstdio>
		+
		+	SC_MODULE(register_file) {
		+	sc_in_clk clk;
		+
		+	sc_in<sc_uint<3> > reg0;
		+	sc_in<sc_uint<3> > reg1;
		+
		+	sc_out<sc_uint<4> > data0;
		+	sc_out<sc_uint<4> > data1;
		+
		+	sc_in<sc_uint<3> > regw0;
		+	sc_in<sc_uint<4> > dataw0;
		+	sc_in<bool> write_enabled;
		+
		+	sc_uint<4> registers[8];
		+
		+	void load(sc_int<4> data[8]) {
		+	for(int i=0; i<8; i++)
		+	registers[i] = data[0];
		+	process_read();
		+	}
		+
		+	void process_read() {
		+	data0.write(registers[reg0.read()]);
		+	data1.write(registers[reg1.read()]);
		+	}
		+
		+	void process_write() {
		+	if(write_enabled.read()) {
		+	registers[regw0.read()] = dataw0.read();
		+	process_read();
		+	}
		+	}
		+
		+	SC_CTOR(register_file) {
		+	SC_METHOD(process_read);
		+	sensitive << reg0 << reg1;
		+
		+	SC_METHOD(process_write);
		+	sensitive << clk.pos();
		+	}
		+	};
		+
		+	#endif
		+	</syntaxhighlight>

←รุ่นแก้ไขก่อนหน้า		รุ่นแก้ไขเมื่อ 01:47, 22 มิถุนายน 2559
แถว 39:		แถว 39:

	== Register file ==		== Register file ==
		+	เราได้เตรียม module register_file ไว้แล้ว ภายในจะเก็บ register ขนาด 4 บิต จำนวน 8 ตัว (หมายเลข 0 - 7) โดยมี port ดังนี้
		+
		+	<pre>
		+	+-------------------+
		+	-\|reg0 data0\|-
		+	-\|reg1 data1\|-
		+	\| \|
		+	-\|regw0 \|
		+	-\|dataw0 \|
		+	-\|write_enabled \|
		+	\| clk \|
		+	+-------------------+
		+	\|
		+	</pre>
		+
		+	* reg0 และ reg1 จะระบุหมายเลข register ที่ต้องการอ่าน ค่าของ register จะส่งออกมาที่ data0 และ data 1 ส่วนนี้เป็น level sensitive
		+	* ในการเขียน จะเป็น positive edge triggered (ด้วย clk) โดยถ้า write_enabled = 1 แล้ว จะเขียนค่า dataw0 ลงไปยัง register หมายเลข regw0 (เขียนเสร็จ ถ้ามีการอ่านค่า register นั้นอยู่ ก็จะมีการอัพเดททันที)

@@ แถว 33: / แถว 33: @@
 [[Image:Systemc-alu-latch.png‎]]
-'''อ่านเพิ่มเติม''': [http://www.asic-world.com/systemc/ports_signals6.html การใช้งาน clock]
+'''อ่านเพิ่มเติม''':
 == Register file ==

@@ แถว 10: / แถว 10: @@
 * sc_in_clk clk;
-ที่ลงท้ายว่า 4 เพราะจะเป็น latch 4 บิต (ในงานถัด ๆ ไปจะต้องทำ latch 8 บิตด้วย สำหรับ program counter)
+โดย latch จะเปลี่ยนค่า output b ให้เท่ากับ input a เมื่อ clk เปลี่ยนค่าจาก 0 -> 1 (positive edge triggered)  นอกจากนี้ใน module ให้เพิ่ม method get และ set สำหรับอ่านและเขียนค่า b โดยตรงด้วย (เพื่อเป็นการตั้งค่าเริ่มต้น)
-โดย latch จะเปลี่ยนค่า output b ให้เท่ากับ input a เมื่อ clk เปลี่ยนค่าจาก 0 -> 1 (positive edge triggered)
+'''Hint:''' ในการเลือก positive edge trigger นั้น ตอนใส่ clk ใน sensitive ให้ใส่ clk.pos() แทน
 จากนั้นให้นำ latch ไปต่อกับ ALU เพื่อทดสอบการทำงาน โดยมีแผนภาพการเชื่อมต่อดังนี้ (ด้านล่างเป็นตัวอย่างการทดสอบ op = 0 (add) )

@@ แถว 4: / แถว 4: @@
 == Latch ==
-สร้าง module <tt>latch</tt> ที่มี port ดังนี้:
+สร้าง module <tt>latch4</tt> ที่มี port ดังนี้:
 * sc_in<sc_uint<4> > a;
 * sc_out<sc_uint<4> > b;
 * sc_in_clk clk;
 โดย latch จะเปลี่ยนค่า output b ให้เท่ากับ input a เมื่อ clk เปลี่ยนค่าจาก 0 -> 1 (positive edge triggered)
@@ แถว 25: / แถว 27: @@
 </pre>
-ด้านล่างเป็นตัวอย่าง signal ที่ควรเห็น (y=1 เอาหนึ่งไปบวกตลอด; ผลลัพธ์อยู่ที่ z)
+ด้านล่างเป็นตัวอย่าง signal ที่ควรเห็น (y=1 เอาหนึ่งไปบวกตลอด; ผลลัพธ์อยู่ที่ z)  ควรเพิ่ม signal ของ zero flag ด้วย
 [[Image:Systemc-alu-latch.png‎]]

←รุ่นแก้ไขก่อนหน้า		รุ่นแก้ไขเมื่อ 20:31, 21 มิถุนายน 2559
แถว 26:		แถว 26:

	ด้านล่างเป็นตัวอย่าง signal ที่ควรเห็น		ด้านล่างเป็นตัวอย่าง signal ที่ควรเห็น
		+
	[[Image:Systemc-alu-latch.png‎]]		[[Image:Systemc-alu-latch.png‎]]