ผลต่างระหว่างรุ่นของ "Com sys lab/testing ALU"

จาก Theory Wiki
ไปยังการนำทาง ไปยังการค้นหา
แถว 11: แถว 11:
  
 
โดย latch จะเปลี่ยนค่า output b ให้เท่ากับ input a เมื่อ clk เปลี่ยนค่าจาก 0 -> 1 (positive edge triggered)
 
โดย latch จะเปลี่ยนค่า output b ให้เท่ากับ input a เมื่อ clk เปลี่ยนค่าจาก 0 -> 1 (positive edge triggered)
 +
 +
จากนั้นให้นำ latch ไปต่อกับ ALU เพื่อทดสอบการทำงาน โดยมีแผนภาพการเชื่อมต่อดังนี้
 +
 +
<pre>
 +
    +-------+        +-------+
 +
+->| LATCH |------->|a    c|------+
 +
|  |      |        |  ALU  |      |
 +
|  +-------+    1-->|b  op |      |
 +
|    |            +-------+      |
 +
|    clk                  |        |
 +
|                        0        |
 +
+----------------------------------+
 +
</pre>
 +
 +
 +
'''อ่านเพิ่มเติม''': [http://www.asic-world.com/systemc/ports_signals6.html การใช้งาน clock]
  
 
== Register file ==
 
== Register file ==

รุ่นแก้ไขเมื่อ 20:28, 21 มิถุนายน 2559

จากวิชา com sys lab

ในส่วนนี้เราจะหัดใช้ latch เพื่อทดสอบ ALU จากนั้นเราจะลองนำ ALU มาต่อกับ register file (มีให้) เพื่อทดลองส่งสัญญาณควบคุมการทำงานของระบบ

Latch

สร้าง module latch ที่มี port ดังนี้:

  • sc_in<sc_uint<4> > a;
  • sc_out<sc_uint<4> > b;
  • sc_in_clk clk;

โดย latch จะเปลี่ยนค่า output b ให้เท่ากับ input a เมื่อ clk เปลี่ยนค่าจาก 0 -> 1 (positive edge triggered)

จากนั้นให้นำ latch ไปต่อกับ ALU เพื่อทดสอบการทำงาน โดยมีแผนภาพการเชื่อมต่อดังนี้ 

    +-------+        +-------+
 +->| LATCH |------->|a     c|------+
 |  |       |        |  ALU  |      |
 |  +-------+    1-->|b   op |      |
 |     |             +-------+      |
 |    clk                  |        |
 |                         0        |
 +----------------------------------+


อ่านเพิ่มเติม: การใช้งาน clock

Register file

ดึงข้อมูลจาก "http://158.108.32.49/wiki/index.php?title=Com_sys_lab/testing_ALU&oldid=56749"