ผลต่างระหว่างรุ่นของ "Com sys lab/testing ALU"
ไปยังการนำทาง
ไปยังการค้นหา
Jittat (คุย | มีส่วนร่วม) (→Latch) |
Jittat (คุย | มีส่วนร่วม) (→Latch) |
||
| แถว 12: | แถว 12: | ||
โดย latch จะเปลี่ยนค่า output b ให้เท่ากับ input a เมื่อ clk เปลี่ยนค่าจาก 0 -> 1 (positive edge triggered) | โดย latch จะเปลี่ยนค่า output b ให้เท่ากับ input a เมื่อ clk เปลี่ยนค่าจาก 0 -> 1 (positive edge triggered) | ||
| − | จากนั้นให้นำ latch ไปต่อกับ ALU เพื่อทดสอบการทำงาน โดยมีแผนภาพการเชื่อมต่อดังนี้ | + | จากนั้นให้นำ latch ไปต่อกับ ALU เพื่อทดสอบการทำงาน โดยมีแผนภาพการเชื่อมต่อดังนี้ (ด้านล่างเป็นตัวอย่างการทดสอบ op = 0 (add) ) |
<pre> | <pre> | ||
| แถว 25: | แถว 25: | ||
</pre> | </pre> | ||
| + | ด้านล่างเป็นตัวอย่าง signal ที่ควรเห็น | ||
| + | [[Image:Systemc-alu-latch.png]] | ||
'''อ่านเพิ่มเติม''': [http://www.asic-world.com/systemc/ports_signals6.html การใช้งาน clock] | '''อ่านเพิ่มเติม''': [http://www.asic-world.com/systemc/ports_signals6.html การใช้งาน clock] | ||
== Register file == | == Register file == | ||
รุ่นแก้ไขเมื่อ 20:30, 21 มิถุนายน 2559
- จากวิชา com sys lab
ในส่วนนี้เราจะหัดใช้ latch เพื่อทดสอบ ALU จากนั้นเราจะลองนำ ALU มาต่อกับ register file (มีให้) เพื่อทดลองส่งสัญญาณควบคุมการทำงานของระบบ
Latch
สร้าง module latch ที่มี port ดังนี้:
- sc_in<sc_uint<4> > a;
- sc_out<sc_uint<4> > b;
- sc_in_clk clk;
โดย latch จะเปลี่ยนค่า output b ให้เท่ากับ input a เมื่อ clk เปลี่ยนค่าจาก 0 -> 1 (positive edge triggered)
จากนั้นให้นำ latch ไปต่อกับ ALU เพื่อทดสอบการทำงาน โดยมีแผนภาพการเชื่อมต่อดังนี้ (ด้านล่างเป็นตัวอย่างการทดสอบ op = 0 (add) )
+-------+ +-------+ +->| LATCH |------->|a c|------+ | | | | ALU | | | +-------+ 1-->|b op | | | | +-------+ | | clk | | | 0 | +----------------------------------+
ด้านล่างเป็นตัวอย่าง signal ที่ควรเห็น
อ่านเพิ่มเติม: การใช้งาน clock
